Manual de VHDL síntesis lógica para PLDs /
Tallennettuna:
| Päätekijä: | |
|---|---|
| Yhteisötekijä: | |
| Aineistotyyppi: | E-kirja |
| Kieli: | espanja |
| Julkaistu: |
Bilbao :
Universidad de Deusto,
2005.
|
| Painos: | 2a. ed. rev. y ampl. |
| Sarja: | Ingeniería
|
| Aiheet: | |
| Linkit: | https://elibro.unach.elogim.com/es/lc/unach/titulos/34027 |
| Tagit: |
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MARC
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| 245 | 1 | 0 | |a Manual de VHDL |h [recurso electronico] |b síntesis lógica para PLDs / |c Javier García Zubía. |
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| 500 | |a Contieneíndice. | ||
| 504 | |a Contiene bibliografía: p.217-219. | ||
| 533 | |a Recurso electrónico. Santa Fe, Arg.: e-libro, 2015. Disponible vía World Wide Web. El acceso puede estar limitado para las bibliotecas afiliadas a e-libro. | ||
| 650 | 4 | |a VHDL (Lenguaje de descripción de hardware) | |
| 650 | 4 | |a Lenguajes de programación. | |
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